原创《高性能多标准可配置Viterbi译码器设计和验证》：该文是关于译码器论文范文，为你的论文写作提供相关论文资料参考。
摘 要： 为了使Viterbi译码器广泛地应用于更多标准中,结合前向回溯译码和滑窗流水技术,同时ACS（Add?Compare?Select）部件通过减规约的操作减少异或延迟,提出一种高性能可配置Viterbi译码器.该译码器支持[12,13,14]码率,约束长度在5～9之间,生成多项式任意配置等参数,同时支持GPRS,WiMAX,IS?95 CDMA,LTE,CDMA 2000等多标准.在对译码器进行设计的基础上,基于UVM 验证方法学搭建一种模块级验证平台,完成Viterbi译码器模块级的功能验证,覆盖率达到99.4%.利用Synopsys Design Compiler工具进行综合,面积为0.2 mm2;在28 nm工艺,500 MHz主频下,功耗为38.3 mW,吞吐率为1.06 Gbit/s.结果表明,此译码器具有很好的灵活可配性,在移动终端有很好的应用前景.
关键词： Viterbi译码器; 滑窗流水技术; 多项式任意配置; UVM 验证方法学 ; 异或延迟; 移动终端
中图分类号： TN919.3?34文献标识码： A 文章编号： 1004?373X（2018）10?0010?05
Abstract： To make the Viterbi decoder widely applied in more standards, a high?performance configurable Viterbi decoder is proposed by combining with pre?traceback （PTB） decoding and sliding?window pipeline technology, and reducing the XOR delay by means of the specification subtraction operation in Add?Compare?Select （ACS） components. The decoder can support the code rates of 1/2, 1/3 and 1/4, constraint length of 5 to 9, polynomial generation arbitrary configuration and other parameters, and meanwhile can support multiple standards such as GPRS, WiMAX, IS?95 CDMA, LTE, and CDMA2000. On the basis of the decoder design, a module?level verification platform is established based on the UVM verification methodology to accomplish module?level functional verification for the Viterbi decoder with the code coverage rate as high as 99.4%. The Synopsys Design Compiler tool is used to perform integration, and the area is 0.2 mm2. In the 28 nm process with the main frequency of 500 MHz, the power consumption is 38.3 mW and the throughput rate is 1.06 Gbit/s. The results show that the decoder has good flexibility and compatibility, and has a good prospect in mobile terminal application.
Keywords： Viterbi decoder; sliding?window pipeline technology; polynomial arbitrary configuration; UVM verification methodology; XOR delay; mobile terminal
维特比译码器在现代通信、信息储存中都有广泛的应用.为了配合多样化的通信标准,设计一个能够适应多种标准的、高性能的维特比译码器,具有十分重要的意义.
一般Viterbi译码器大多是支持单一标准的[1?3],本文中基于前向回溯和流水技术[4?5],采用基四算法,提出一种支持多标准、可配置的译码器.表1列出了不同通信标准下,多标准Viterbi译码器需要支持的码率、约束长度、状态数参数.从表中可以看到大部分通信标准的码率都在[12,13,14]间变化,约束长度在5～9间变化.
如何高效地验证Viterbi译码器是目前亟待解决的问题.文献[6]采用VMM（Verification Methodology Manual）验证方法学搭建MAC（Media Access Control）模块的验证平台,缺点是VMM最初不开源,使用不方便;文献[7]采用OVM（Open Verification Methodology）验证方法学设计了一个关于SoC（System on Chip）系统的验证平台.OVM虽然是开源的,但是没有引进寄存器解决方案,这是很大一个短板.而UVM（Universal Verification Methodology）验证方法学继承了OVM和VMM的优点,同时又结合System Verilog（SV）验证语言的随机约束特性,针对可配置译码器可以产生大量随机激励,所以本文中采用UVM验证方法学,结合SV验证语言,搭建层次化验证平台,解决了手动遍历所有配置信息的问题,实现了验证的高效性.
译码器论文参考资料：
结论：高性能多标准可配置Viterbi译码器设计和验证为适合译码器论文写作的大学硕士及相关本科毕业论文，相关74138译码器工作原理开题报告范文和学术职称论文参考文献下载。
